전체 글195 03 Parallel Adder Composed of Four Full Adders 구현 Based on a logic module, full adder, that adds two bits and a carry, design a 4-it adder. (Connect four of these modules together to form a 4-bit adder.) [parallel_adder.v] // Parallel Adder Composed of Four Full Adders 정의 module parallel_adder(Sum, C_out, A, B, C_in); // 포트 선언 input [3:0] A, B; // 0~3비트끼지 사용 = 0~15까지 사용 input C_in; output [3:0] Sum; // 0~3비트끼지 사용 = 0~15까지 사용 output C_out; // Ca.. 2023. 6. 21. 02 Full Adder 구현 Construct a truth table for a full adder and derive the Boolean equations of the outputs Cout and Sum. Based on the above results, design a full adder and verify the design with simulation. [full_adder.v] // Full Adder 정의 module full_adder(Sum, C_out, A, B, C_in); // 포트 선언 input A, B; input C_in; output Sum; output C_out; /* output에 연산 결과를 연결하여 출력하도록 설정 앞의 문제에서 구한 Boolean Equation과 같이 연산하도록 입력*/.. 2023. 6. 21. 01 프로젝트 소개 / 이론 프로젝트 소개 주제 : Binary Adder 구현 사용 언어 : Verilog Binary Adder 4비트 2진수 2개와 Carry 입력을 더하여 4비트 2진수 합과 Carry를 출력하는 Binary Adder를 설계할 때, 크게 3가지 방식으로 접근할 수 있다. 첫 번째 접근 방식은 9개의 입력과 5개의 출력을 갖는 4비트 Parallel Adder 를 설계하는 것이다. 입력 9개는 Carry와 4비트 2진수 2개로 구성되어있고, 출력 5개는 덧셈 결과값인 4비트 2진수 1개와 Carry로 구성되어있다. 이 방식은 논리 회로가 복잡하다는 단점을 갖고 있어 활용하기 적합하지 않다. 두 번째 접근 방식은 Ripple Carry Adder이다. 2개 비트와 1개 Carry를 덧셈하는 Full Adder .. 2023. 6. 21. 06 평균 필터 (22.10.14) 평균필터(3x3) 중심 픽셀(P) 밝기값과 주변의 8개 픽셀 밝기값의 평균값을 출력 수식과 영상배열과의 관계 3x3 마스크내에 유효하지 않은 픽셀이 존재하는 경우 영상의 가장자리의 경우 아래 그림의 경우, A, B, C, D, F에 픽셀값이 없음 → 단순 복사 마스크가 가장자리인지 아닌지에 따라 다른 처리 가장자리인 경우 : x=0 or x=width-1 or y=0 or y = height-1 가장자리가 아닌 경우 : 0 2023. 6. 21. 이전 1 ··· 11 12 13 14 15 16 17 ··· 49 다음
